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    公开号:WO1992006499A1
    申请号:PCT/JP1991/001281
    申请日:1991-09-26
    公开日:1992-04-16
    发明作者:Kazuhiro Takenaka
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 一 〗 一
    [0002] 明 細 書 半導体装置 • 技 術 分 野
    [0003] 本発明は、 強誘電体を用いた、 メモリ、 特に電気的に書き換え可能な不揮 発性メモリの構造に関するものである。
    [0004] 背 景 技 術
    [0005] 従来の半導体不揮発性メモリとしては絶縁ゲー 卜中の トラップまたは浮遊 ゲー トにシリコン基板からの電荷を注入することによりシリコン基板の表面 ポテンシャルが変調される現象を用いた M I S型トランジス夕が一般に使用 されており、 E P R OM (紫外線照射型不揮発性メモリ） や E E P R O M (電 気的書き換え可能型不揮発性メモリ） などとして実用化されている。
    [0006] しかしこれらの不揮発性メモリは、 情報の書き換え電圧が、 通常約 2 0 V 前後と高いことや、 書き換え時間力非常に長い （例えば E E P R O iMの場合 数十ミ リ秒） などの欠点を有す。 また、 情報の書き換え回数が約 1 0 5 回程度 であり、 非常に少なく、 繰り返し使用するような場合には問題が多い。 電気的に分極が反転可能である強誘電体を用いた不揮発性メモリに関して は、 書き込み時間と読みだし時間が原理的に同じであり、 また電源を切って も分極は保持されるため、 理想的な不揮発性メモリとなる可能性を有する。 このような強誘電体を用いた不揮発性メモリについては、 例えば米国特許 4 1 4 9 3 0 2のように、 シリコン基板上に強誘電体からなるキャパシ夕を 集積化した構造や、 米国特許 3 8 3 2 7 0 0のように] ί ΐ S トランジスタの ゲ一 ト部分に強誘電体膜を配置した不揮発性メモリなどが提案されている： また、 最近では、 第 3図のように MO S型半導体装置に積層した構造の不揮 発性メモリが I EDM' 87 p . 850— 85 1に報告されている。 第 3 図において、 30 1は P型 S i基板であり、 302は素子分離用の LOCOS 酸化膜、 303はソースとなる N型拡散層であり、 304はドレインとなる N型拡散層である。 305はゲート電極であり、 306は層間絶縁膜である。 309が強誘電体膜であり、 上部電極 3 1 0と下部電極 3 1 1により挟まれ、 キャパシタを構成している。 307は第 2層間絶縁膜であり、 3 1 2が配線 電極となる A Lであり、 3 1 0の上部電極と 303のソース拡散層を接続し ている。
    [0007] さてこのような構造の強誘電体メモリにおいては、 3 10の上部電極は 309 との接触性を考えて、 P tなどが用いられる。 そして、 3 1 2の配線電極で 配線する。 このような構造を採った場合には、 セル面積が大きくなり、 高密 度の集積化ができないという課題がある。 そこで本発明はこのような課題を 解決するもので、 その目的とするところは、 メモリセルの面積が小さく、 集 積化に適する強誘電体メモリを提供するところにある。 発 明 の 開 示
    [0008] 本発明は、 強誘電体を用いたキャパシタを半導体装置基板上に集積したメ モリの構造、 特にメモリを形成する単位セルの構造において、 キャパシタを 構成する電極のうち、 上方に位置する上部電極を、 MO S トランジスタを構 成する高濃度拡散層に直接、 接続することにより、 集積化に適したメモリを 得るようにしたことを特徴とする。 図面の簡単な説明
    [0009] 第 1図は本発明の第 1実施例の断面図。 第 2図は本発明の他の実施例の断面図。
    [0010] 第 3図は従来の強誘電体を用いた半導体メモリの断面図。 実 施 例
    [0011] 第 1図は、 本発明の半導体装置の一実施例における主要断面図である。 以下、 第 1図により本発明を詳細に説明する。 ここでは説明の都合上 Nチ ャンネルトランジスタを用いた場合について説明するが Pチヤンネルトラン ジスタを用いても同様である。 1 0 1は P型 S i基板であり、 例えば 2 0 O h m. c mの比抵抗のゥヱハをもちいる。 1 0 2は素子分離用 S i 0 2膜であり、 従来技術である L 0 C 0 S法により 6 0 0 0 Aの厚さで形成する。 1 0 9は ゲート電極となる例えば P o 1 y— S iであり、 気相成長法により 5 0 0 0 A成長させる。 1 1 2がゲート絶縁膜であり、 S i 0 2膜を 3 0 O A形成す る。 1 0 3はゲート電極と強誘電体膜を分離する層間絶縁膜であり、 例えば S i 0 2を 4 0 0 0 A形成する。 1 0 6が強誘電体キャパシタの下部電極で あり、 例えば P tを 2 0 0 0 A形成する。 1 0 5が強誘電体膜であり、 例え ば P Z Tを 6 0 0 0人、 スパッタ法により形成する。 1 0 8は M O S トラン ジス夕のソースとなる N型拡散層であり、 例えばリ ンをィォン注入により 5 E 1 5 c m— 2注入することにより形成する。 1 1 1は M O S トランジス 夕の ドレインとなる N型拡散層であり、 1 1 0の配線電極、 例えば A 1 によ り接続される。
    [0012] 1 0 7が本発明の主旨による上部電極であり、 例えば P tを 2 0 0 0 Aス パッタ法により形成する。 この上部電極は、 同時に上部電極と 1 0 8のソ一 ス拡散層との接続配線をかねる。 1 0 4は強誘電体キャパシタと配線電極で ある A 1を分離するための層間絶縁膜であり、 例えば S i 〇 2を 5 0 0 0 A 成長させる。 本発明の構造はこのようにして得られる。 つぎに本発明の作用を説明する。 1 0 7は強誘電体膜の上部電極であるた め、 P tなどの高融点金属を使用する必要がある。 強誘電体からなるキャパ シタは 1 0 8のソース拡散層に隣接しているため、 1 0 7の上部電極をその まま用いて、 強誘電体キャパシタの上部電極とソース拡散層を接続すること ができる。 そのため、 素子面積が小さくなり、 集積化に適したメモリが構成 できる。 また、 1 1 0の配線電極を 1 0 7の上部に形成することができるた め （図示せず） 、 配線の自由度が増す。
    [0013] 第 2図は、 本発明の他の実施例の断面図である。 第 2図においては、 1 0 7 の上部電極と 1 0 8のソース拡散層との間に 2 0 1の例えば T i Nを主成分 とする、 バリアメタルを設置している。 通常、 F tなどの高融点金属は、 S i との反応性が強く 1 0 7の上部電極の形成後、 熱処理をすることにより反応 してしまい、 場合によっては 1 0 8のソース拡散層と 1 0 1の P型基板とを ショートさせてしまう。 その反応を防ぐために、 第 2図においては、 バリア メタルを設けている。 ノくリアメタルとしては、 スパッタ法による T i Nとか、 酸素を含む T i O N、 M o S i 、 T i W、 R u 0 2などが用いられる。 これ らのバリアメタルは例えば、 スパッタにより、 ゥヱハ全面に形成した後、 レ ジストを塗布し、 エッチバックすることにより第 2図の様な構造をうる。
    [0014] " 産業上の利用可能性
    [0015] 以上説明してきたように、 本発明によれば、 強誘電体を用いたキャパシ夕 を半導体装置基板上に集積したメモリの構造、 特にメモリを形成する単位セ ルの構造において、 キャパシタを構成する電極のうち、 上方に位置する上部 電極を、 M O S トランジスタを構成する高濃度拡散層に直接、 接続したこと により、 集積化に適したメモリが得られるという効果を有する。
    权利要求:
    Claims 請 求 め 範 囲
    (1 ) 強誘電体からなるキャパシタと、 MO S トランジスタが同一半導体基 板上に集積化された半導体装置において、
    前記キャパシタを構成する電極のうち、 上方に位置する上部電極が、 前記 MOS トランジスタを構成する高濃度拡散層に接続されていることを特徴と する半導体装置。
    (2) 前記高濃度拡散層と、 前記上部電極との間に反応を阻止する導電性膜 が挟まれていることを特徴とする請求項 1記載の半導体装置。
    (3) 前記導電性膜が T i N、 T i W、 Mo S i、 Ru 02、 R e 02のい れかを主成分とすることを特徴とする請求項 1又は 2記載の半導体装置。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    DE69124086D1|1997-02-20|
    EP0503077B1|1997-01-08|
    JPH04137662A|1992-05-12|
    EP0503077A1|1992-09-16|
    EP0503077A4|1992-11-19|
    DE69124086T2|1997-07-03|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-04-16| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1992-04-16| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-06-26| WWE| Wipo information: entry into national phase|Ref document number: 1991916782 Country of ref document: EP |
    1992-09-16| WWP| Wipo information: published in national office|Ref document number: 1991916782 Country of ref document: EP |
    1997-01-08| WWG| Wipo information: grant in national office|Ref document number: 1991916782 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP2/259456||1990-09-28||
    JP2259456A|JPH04137662A|1990-09-28|1990-09-28|Semiconductor device|EP91916782A| EP0503077B1|1990-09-28|1991-09-26|Semiconductor device|
    DE1991624086| DE69124086T2|1990-09-28|1991-09-26|Halbleiterbauelement|
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